快速易失性内存与缓慢持久化存储之间的差距，被计算机架构师称为内存墙，数十年来一直是拖累系统性能的顽疾。首尔大学的一个研究团队提出了一种方案，通过在器件层面直接集成DRAM与NAND闪存，拆除这堵墙的一段。
这种名为NAD内存的架构，以高度集成的单一设计，将NAND闪存的密度与DRAM的速度融为一体。其关键创新在于移除传统上负责两类内存之间通信的中间层（I/O缓冲器、数据总线与分立控制器）。由于DRAM与NAND之间拥有直接而并行的数据通路，NAD设计大幅降低了数据在内存层级快慢两层之间搬运的延迟成本。
这篇发表于IEEE Access的论文描述了一种架构，它通过单元级数据通路而非传统基于总线的方案连接DRAM与NAND。这使得混合内存能够作为一个可统一寻址的单元工作，系统无需管理各自独立的协议与总线，即可跨两种内存类型读写。
其实际影响遍及多个领域。在固态硬盘中，NAD可以降低数据在DRAM缓冲器与NAND存储阵列之间搬运时的性能损失。在嵌入式系统中，分立内存控制器的占用空间是制约因素，统一的混合芯片可以同时节省空间与功耗。对于AI与机器学习加速器而言，内存带宽常常是吞吐量的限制因素，该架构能够缓解片上内存与外部存储之间的瓶颈。
这项研究属于业界为AI时代重新思考内存层级的更广泛趋势的一部分。将DRAM与NAND视为由总线连接的两个独立组件的传统设计，是为早先一代工作负载优化的。随着模型不断变大、数据集不断扩张，数据在内存层级之间搬运的成本正成为决定系统整体性能的主导因素。
NAD内存同样面临任何混合架构都会遇到的常见挑战：制造复杂度、良率，以及在同一块裸片上集成两种根本不同的半导体工艺是否物有所值。但作为概念验证，它指向一个未来，在那里内存与存储之间的界限将远不像今天这般僵硬。
婷 翻译
来源：Semiconductor Engineering（2026年7月29日）；IEEE Access（第14卷，第106983–106994页，2026年）