玛丽报道
几十年来，半导体行业的运作手册很简单：把晶体管做得更小，在芯片上塞进更多晶体管，计算能力就会提升。这本手册正在接近尽头。晶体管的尺寸正逼近硅原子结构和量子力学定律所设定的基本极限。
伊利诺伊大学厄巴纳-香槟分校的一个团队展示了一种不需要缩小单个组件的替代方法。相反，他们向上构建。
2026年5月发表在《自然》杂志上的这项研究由Lam、Yu、Cao及其同事完成，介绍了一种硅晶体管单片三维集成的方法，将多个电路层直接堆叠在同一个衬底上，并在晶体管级别进行连接。
“如果你看看晶体管的实际尺寸，它们并没有变小，”该研究的主要作者、UIUC材料科学教授Cao Qing表示。”如果我们想保持处理能力增长的趋势，就必须开始思考超越仅仅在单个表面上挤压更多器件。”
热屏障
垂直堆叠硅电路的根本挑战是热量。传统的硅晶体管制造需要高达1,000°C的温度，足以损坏或熔化任何下层电路层中的金属布线。此前的3D集成尝试使用了可在较低温度下加工的替代材料：金属氧化物、碳纳米管或多晶硅。所有这些材料与单晶硅相比，电性能都较差。
伊利诺伊大学团队通过让硅本身变得足够薄来解决这个问题，使其可以在更低的温度下加工。他们使用了超薄单晶硅纳米膜，仅10纳米厚，大约相当于一个蛋白质分子的大小，通过滚压层压工艺转移到衬底上。
由于这些膜非常薄，它们具有机械柔韧性，无需高温键合即可贴合底层表面。整个制造过程在400°C或更低的温度下运行，与后端工艺兼容，这意味着在构建上层时下层中的金属布线不会受损。
他们构建的成果
该团队展示了一个三层芯片，每层有625个晶体管。虽然与现代处理器中数十亿个晶体管相比微不足道，但这一成就证明了该方法在晶圆尺度上可行（已在200毫米晶圆上得到验证）。
关键性能指标令人瞩目。堆叠硅晶体管的电流密度超过每微米650微安，比用金属氧化物或碳纳米管等替代材料构建的芯片高3-4倍。层间对准精度低于10纳米，意味着各层能够以足够高的精度对准，以实现高密度垂直连接。
该团队还展示了在三层上运行的功能性逻辑门，反相器、NAND、NOR和SRAM存储单元。”今天，在单个平面上需要六个晶体管来存储一个比特的信息，”Cao说。”通过这种方法，你可以获得相同的功能，但空间占用减少了，同时层间通信变得更加快速和高效。”
未来之路
这些晶体管的性能接近前沿硅MOSFET（当今芯片的标准构建模块），超过了所有此前报道的后端兼容晶体管技术。研究人员认为，在未来的迭代中可以增加更多层。
这项研究解决了半导体行业最紧迫的挑战之一。随着晶体管微缩速度放缓，垂直集成被广泛认为是继续提高计算密度的最可行路径，特别是对于AI和其他数据密集型工作负载，这些工作负载受益于处理与内存之间更短的距离。
从625个晶体管的概念验证过渡到商业芯片所需的数十亿个晶体管需要重大的工程努力。但单晶硅，驱动所有现代计算机的相同材料，可以在低温和高性能下堆叠的证明，开辟了一条无需放弃行业最成熟制造基础设施的道路。
婷 翻译
来源：
1. Lam, B. 等。”Monolithic three-dimensional integration of silicon transistors.” Nature 654, 652–659 (2026). DOI：10.1038/s41586-026-10496-6
2. McEachran, R. “New 3D silicon chip stacks circuits on top of each other to boost computing power.” Live Science（2026年7月16日）https://www.livescience.com/technology/electronics/new-3d-silicon-chip-stacks-circuits-on-top-of-each-other-to-boost-computing-power