高速な揮発性メモリと低速な永続ストレージの隔たり、コンピュータアーキテクトの間ではメモリウォールとして知られるこのギャップは、数十年にわたりシステム性能の足かせとなってきた。University of Seoulの研究チームは、DRAMとNANDフラッシュをデバイスレベルで直接統合することにより、その壁の一部を取り壊す方法を提案した。
NADメモリと名付けられたこのアーキテクチャは、NANDフラッシュの高密度性とDRAMの高速性を、単一の高度に統合された設計の中に組み合わせる。主要な革新点は、従来これら二つのメモリ種別間の通信を担ってきた中間層（I/Oバッファ、データバス、個別のコントローラ）を排除したことだ。DRAMとNANDの間に直接かつ並列のデータ経路を設けることで、NAD設計はメモリ階層の高速層と低速層の間でデータを移動する際のレイテンシコストを大幅に削減する。
IEEE Accessに掲載された論文は、従来のバスベースの方式ではなく、セルレベルのデータ経路を通じてDRAMとNANDを接続するアーキテクチャを記述している。これによりハイブリッドメモリは単一のアドレス指定可能なユニットとして機能し、システムは個別のプロトコルやバスを管理するオーバーヘッドを伴わずに、両方のメモリ種別にまたがる読み書きを実行できる。
実用的な影響は複数の領域に及ぶ。ソリッドステートドライブでは、NADはDRAMバッファとNANDストレージアレイの間でデータを移動する際の性能ペナルティを軽減できる。個別のメモリコントローラの物理的な設置面積が制約となる組み込みシステムでは、統合型のハイブリッドチップがスペースと電力の両方を節約できる。メモリ帯域幅がスループットの制限要因となることの多いAI・機械学習アクセラレータでは、このアーキテクチャがオンチップメモリと外部ストレージの間のボトルネックを緩和できる。
この研究は、AI時代に向けてメモリ階層を再考するという、より広範な業界の潮流の中に位置づけられる。DRAMとNANDをバスで接続された別個のコンポーネントとして扱う従来の設計は、より初期の世代のワークロード向けに最適化されていた。モデルが大型化しデータセットが拡大するにつれ、メモリ階層間でデータを移動するコストがシステム全体の性能を左右する支配的要因になりつつある。
NADメモリは、あらゆるハイブリッドアーキテクチャが直面する典型的な課題にさらされている。製造の複雑さ、歩留まり、そして本質的に異なる二つの半導体プロセスを同一ダイ上に統合するコストに見合う利点があるかという問題だ。しかしコンセプトの実証としては、メモリとストレージの境界が現在よりもはるかに柔軟なものになる未来を示唆している。
雅子 訳
Sources: Semiconductor Engineering (Jul 29, 2026); IEEE Access (vol. 14, pp. 106983–106994, 2026)