二十年来，用二硫化钼等原子级薄材料制造的芯片一直有望比硅芯片做得更小、开关更快。但每一次缩小栅极堆叠（晶体管最重要的组成部分）的尝试都要付出代价：绝缘层越薄，就越会散射晶体管本应搬运的电荷载流子。位于台湾的阳明交通大学（NYCU）与台积电公司研究中心的研究团队报告称，他们用一层仅0.42纳米厚（大约相当于两个原子的宽度）的缓冲层打破了这一权衡。
这项研究于7月31日发表在《自然·电子学》（Nature Electronics）上，展示了基于单层二硫化钼（MoS2）的顶栅晶体管，在等效氧化层厚度约为1纳米时，跨导达到0.45毫西门子每微米。跨导衡量栅极电压的变化对流过器件电流的影响程度，它决定晶体管的电压增益、开关速度和带宽。要获得高跨导值，必须同时满足三个条件：较低的等效氧化层厚度（EOT）、缩短的沟道长度以及保持完好的载流子迁移率。在二维晶体管中，这三个因素一直难以同时优化。
二维晶体管的核心权衡
要控制原子级薄的沟道，栅极绝缘层必须极薄，理想情况下等效氧化层厚度要低于1纳米。具有高介电常数的材料，即所谓的高k介电材料，使这一点成为可能。但高k氧化物具有极性，其光学声子会与邻近沟道中的电荷耦合，这一散射机制恰恰在绝缘层离半导体最近时损害载流子迁移率。此前的结果是二选一：要么是载流子迟缓但控制良好的晶体管，要么是沟道快速但栅极漏电、控制不佳的晶体管。
台湾团队的创新在于一层外延生长的中间层，它与MoS2晶格保持原子级对齐。他们在超高真空腔室内将一层仅0.3纳米厚的外延铝薄膜直接蒸镀到单层材料上，然后在低压下原位氧化，形成约0.42纳米厚的氧化铝界面层。在此之上，他们用原子层沉积法沉积了氧化铪。这层界面层有两个作用：提供均匀、无悬挂键的表面，使高k氧化物能够均匀成核；同时抑制此前损害迁移率的介电诱导散射。
最终得到的栅极堆叠EOT为1.06纳米，在栅极长度约100纳米时峰值跨导为0.45毫西门子每微米，亚阈值摆幅约为75毫伏每十倍频程，1伏电压下的开态电流为330微安每微米。器件经受住了400摄氏度的成形气体退火，这是与后端工艺兼容所必需的条件。
为什么材料选择很重要
同样重要的是MoS2的制作方式。沟道通过化学气相沉积（CVD）在蓝宝石上生长，然后转移到器件衬底上，这条路线可以扩展到晶圆级生产。此前在二维晶体管中实现亚纳米EOT的演示，例如2023年用氧化锑实现的0.67纳米EOT，都依赖机械剥离的薄片；这种从块状晶体上手工剥离的材料不适合工业化制造。CVD生长才是与工业相关的路径，而这是首次在CVD生长的单层材料上同时实现低于1.1纳米的EOT、强大的栅极控制和保持完好的迁移率。
论文作者由阳明交通大学的Wen-Hao Chang、Tsung-En Lee和台积电公司研究中心的Iuliana P. Radu领衔，他们从界面的角度而非材料的角度来阐述这一进展。Chang表示，二维半导体的真正竞争将不只在于材料本身，而在于界面工程，因为决定性的物理就发生在沟道与绝缘层之间的原子边界上。台积电的参与表明这个问题已不再纯粹是学术问题；这家晶圆代工厂是研究的合作伙伴，这项工作也与更广泛的行业推动方向一致，包括imec、ASML和台积电于2026年6月发布的关于二维晶体管300毫米集成化的公告。
尚未解决的问题
论文对自己的局限十分审慎，演示与量产之间的差距仍然很大。测得的本征迁移率约为27平方厘米每伏秒，成绩可观，但远低于机械剥离薄片实现的100至200平方厘米每伏秒；论文的主张是加入栅极堆叠后迁移率不再明显退化，而不是创下纪录。0.45毫西门子每微米的跨导仍比硅FinFET落后一个数量级以上。器件统计数据来自大约十几个晶体管，而非整片晶圆；论文也承认，转移工艺残留的有机物是阈值电压和亚阈值摆幅出现波动的一个来源。
热稳定性目前只验证到400摄氏度，而某些制造步骤需要在更高的温度下进行。这种方法尚未被证明适用于二硒化钨等p型沟道，而互补逻辑需要这样的沟道。此外，0.42纳米这个数字描述的是界面氧化铝层，而不是整个栅极堆叠；完整堆叠的等效氧化层厚度约为1纳米。
行业路线图仍将二维沟道的商业化量产安排在2034年前后，即0.7纳米节点。这篇论文所做的是清除这条路上最顽固的障碍之一：它证明，一层原子级薄、外延匹配的缓冲层能让CVD生长的二维晶体管获得足够薄的栅极来控制沟道，同时拥有足够快的沟道来发挥实际作用。
婷 翻译
来源
1. Yuan-Chun Su、Po-Sen Mao等人，《High-transconductance molybdenum disulfide top-gate transistors using epitaxial interface engineering》，《自然·电子学》（2026），2026年7月31日在线发表。DOI: 10.1038/s41928-026-01672-7。
2. ScienceDaily，《A 0.42-nanometer interface pushes transistors beyond silicon》，2026年8月。https://www.sciencedaily.com/releases/2026/08/260808234943.htm
3. 阳明交通大学新闻稿，《NSTC, NYCU, and TSMC Break Key Barrier in 2D Semiconductors》，2026年8月11日。https://www.nycu.edu.tw/nycu/en/app/news/view?module=headnews&id=552&serno=149da2b1-c125-4a91-a84f-1e21e369f762
4. EurekAlert!，《Engineering the atomic interface opens a new path for atomically thin transistors》，2026年8月4日。https://www.eurekalert.org/news-releases/1138925
5. XenoSpectrum技术分析，《Epitaxial interface engineering MoS2 transistor》，2026年8月9日。https://xenospectrum.com/en/epitaxial-interface-engineering-mos2-transistor-nature-electronics/