L’écart entre la mémoire volatile rapide et le stockage persistant lent, connu des architectes informatiques sous le nom de mur de la mémoire, pèse depuis des décennies sur les performances des systèmes. Une équipe de chercheurs de l’université de Séoul propose une façon d’abattre une section de ce mur en intégrant directement la DRAM et la mémoire flash NAND au niveau du dispositif.
Baptisée mémoire NAD, cette architecture combine la densité de la mémoire flash NAND et la vitesse de la DRAM dans une conception unique et étroitement intégrée. L’innovation clé consiste à supprimer les couches intermédiaires (tampons d’entrée-sortie, bus de données et contrôleurs discrets) qui gèrent traditionnellement la communication entre les deux types de mémoire. Grâce à des chemins de données directs et parallèles entre la DRAM et la NAND, la conception NAD réduit nettement le coût de latence du transfert des données entre les niveaux rapide et lent de la hiérarchie mémoire.
L’article, publié dans IEEE Access, décrit une architecture qui relie la DRAM et la NAND par des chemins de données au niveau des cellules plutôt que par l’approche traditionnelle fondée sur les bus. La mémoire hybride fonctionne ainsi comme une unité adressable unique, le système pouvant lire et écrire sur les deux types de mémoire sans la surcharge liée à la gestion de protocoles et de bus séparés.
Les implications pratiques touchent plusieurs domaines. Dans les disques SSD, la mémoire NAD pourrait réduire la pénalité de performance liée au transfert des données entre les tampons DRAM et les matrices de stockage NAND. Dans les systèmes embarqués, où l’encombrement physique de contrôleurs mémoire séparés est une contrainte, une puce hybride unifiée permettrait d’économiser à la fois de l’espace et de l’énergie. Pour les accélérateurs d’intelligence artificielle et d’apprentissage automatique, où la bande passante mémoire est souvent le facteur limitant du débit, l’architecture pourrait atténuer le goulot d’étranglement entre la mémoire sur puce et le stockage externe.
Cette recherche s’inscrit dans une tendance industrielle plus large qui consiste à repenser les hiérarchies mémoire pour l’ère de l’IA. Les conceptions classiques, qui traitent la DRAM et la NAND comme des composants séparés reliés par un bus, ont été optimisées pour une génération antérieure de charges de travail. À mesure que les modèles grossissent et que les ensembles de données s’élargissent, le coût du transfert des données entre les niveaux de mémoire devient le facteur dominant des performances globales des systèmes.
La mémoire NAD doit faire face aux difficultés habituelles de toute architecture hybride : complexité de fabrication, taux de rendement et question de savoir si les bénéfices justifient le coût de l’intégration de deux procédés semi-conducteurs fondamentalement différents sur la même puce. Mais en tant que preuve de concept, elle dessine un avenir où la frontière entre mémoire et stockage sera bien moins rigide qu’aujourd’hui.
Traduit par Lydie
Sources: Semiconductor Engineering (Jul 29, 2026); IEEE Access (vol. 14, pp. 106983–106994, 2026)