Por Marie
Durante décadas, el libro de jugadas de la industria de los semiconductores fue simple: hacer los transistores más pequeños, empaquetar más en un chip y la potencia informática aumenta. Ese libro de jugadas se está quedando sin páginas. Los tamaños de los transistores se acercan a los límites fundamentales establecidos por la estructura atómica del silicio y las leyes de la mecánica cuántica.
Un equipo de la Universidad de Illinois en Urbana-Champaign ha demostrado un enfoque alternativo que no requiere reducir los componentes individuales. En cambio, construyen hacia arriba.
Publicado en Nature en mayo de 2026, el trabajo de Lam, Yu, Cao y colegas introduce un método para la integración tridimensional monolítica de transistores de silicio, apilar múltiples capas de circuitos directamente una encima de otra sobre el mismo sustrato, conectadas a nivel de transistor.
“Si observa el tamaño real de los transistores, no se están haciendo más pequeños”, dijo Qing Cao, el autor principal del estudio y profesor de ciencia de materiales en UIUC. “Si vamos a mantener la tendencia de aumentar la potencia de procesamiento, tenemos que empezar a pensar más allá de simplemente exprimir más dispositivos en una sola superficie”.
La barrera térmica
El desafío fundamental para apilar circuitos de silicio verticalmente es el calor. La fabricación convencional de transistores de silicio requiere temperaturas de hasta 1.000 °C, suficiente para dañar o derretir el cableado metálico en cualquier capa de circuito subyacente. Intentos anteriores de integración 3D han utilizado materiales alternativos que pueden procesarse a temperaturas más bajas: óxidos metálicos, nanotubos de carbono o silicio policristalino. Todos ellos sufren un rendimiento eléctrico inferior en comparación con el silicio monocristalino.
El equipo de Illinois resolvió esto haciendo que el silicio mismo fuera lo suficientemente delgado como para procesarse a temperaturas mucho más bajas. Utilizaron nanomembranas ultrafinas de silicio monocristalino, de solo 10 nanómetros de grosor, aproximadamente del tamaño de una molécula de proteína, transferidas al sustrato mediante un proceso de laminación de rodillos.
Debido a que las membranas son tan delgadas, son mecánicamente flexibles y se adaptan a la superficie subyacente sin necesidad de unión a alta temperatura. Toda la fabricación se realiza a 400 °C o menos, compatible con el procesamiento de final de línea, lo que significa que el cableado metálico en las capas inferiores no se daña cuando se construyen las capas superiores.
Lo que construyeron
El equipo demostró un chip de tres capas con 625 transistores por capa. Aunque es modesto en comparación con los miles de millones de transistores en un procesador moderno, el logro es una prueba de concepto de que el enfoque funciona a escala de oblea (demostrado en obleas de 200 mm).
Las métricas de rendimiento clave son sorprendentes. Los transistores de silicio apilados alcanzan una densidad de corriente superior a 650 microamperios por micrómetro, de tres a cuatro veces mayor que los chips construidos con materiales alternativos como óxidos metálicos o nanotubos de carbono. La precisión de registro entre niveles es inferior a 10 nanómetros, lo que significa que las capas se alinean con suficiente precisión para conexiones verticales de alta densidad.
El equipo también demostró puertas lógicas funcionales, inversores, NAND, NOR y celdas de memoria SRAM, operando en tres niveles. “Hoy se necesitan seis transistores en un solo plano para almacenar un bit de información”, dijo Cao. “Con este enfoque, se obtiene la misma funcionalidad, pero la huella espacial se reduce mientras la comunicación entre capas se vuelve más rápida y eficiente”.
El camino a seguir
El rendimiento de estos transistores se acerca al de los MOSFET de silicio de primera línea, los componentes básicos estándar de los chips actuales, superando todas las tecnologías de transistores compatibles con el final de línea reportadas anteriormente. Los investigadores creen que se podrían agregar muchas más capas en iteraciones futuras.
El trabajo aborda uno de los desafíos más apremiantes de la industria de los semiconductores. A medida que la miniaturización de los transistores se ralentiza, la integración vertical es ampliamente vista como la ruta más viable para continuar aumentando la densidad de cómputo, particularmente para IA y otras cargas de trabajo intensivas en datos que se benefician de distancias más cortas entre el procesamiento y la memoria.
La transición de una prueba de concepto de 625 transistores a los miles de millones necesarios en los chips comerciales requerirá una ingeniería significativa. Pero la demostración de que el silicio monocristalino, el mismo material que alimenta todas las computadoras modernas, puede apilarse a baja temperatura y con alto rendimiento abre un camino que no requiere abandonar la infraestructura de fabricación más madura de la industria.
Traducido por Alessandra
Fuentes:
1. Lam, B. et al. “Monolithic three-dimensional integration of silicon transistors.” Nature 654, 652–659 (2026). DOI: 10.1038/s41586-026-10496-6
2. McEachran, R. “New 3D silicon chip stacks circuits on top of each other to boost computing power.” Live Science (16 de julio de 2026). https://www.livescience.com/technology/electronics/new-3d-silicon-chip-stacks-circuits-on-top-of-each-other-to-boost-computing-power