Intel publie un brevet pour une nouvelle conception de mémoire à large bande passante appelée XBM (Cross-Batch Memory) qui vise à contester la domination du HBM4 dans les accélérateurs d’IA et les processeurs de centre de données, en utilisant des interconnexions UCIe et de la DRAM en back-end-of-line pour contourner le coût et la complexité de l’emballage HBM traditionnel.
Le HBM est devenu le standard mémoire de facto pour le matériel d’IA, mais l’offre restreinte contrôlée par Samsung, SK Hynix et Micron a créé un goulet d’étranglement structurel. Le brevet d’Intel, intitulé « Package architectures having vertically stacked dies for high capacity memory », décrit une approche fondamentalement différente.
En quoi le XBM diffère du HBM. Plutôt que d’empiler des puces DRAM verticalement à côté d’une puce logique sur un interposeur en silicium, le modèle HBM, le XBM utilise des blocs de DRAM à ultra-large bande passante connectés à des blocs d’E/S UCIe fonctionnant jusqu’à 32 GT/s. Les puces mémoire utilisent des cellules 1T1C (un transistor, un condensateur) fabriquées dans les couches métalliques back-end-of-line plutôt que dans la zone de silicium front-end traditionnelle. Cette approche DRAM back-end est déjà explorée par des partenaires dont PSMC (Powerchip Semiconductor Manufacturing Corp.).
Chaque puce mémoire XBM est conçue pour des capacités comprises entre 0,5 Go et 5,0 Go, avec des entrées-sorties acheminées par une puce de base. L’architecture utilise des mécanismes de réparation intégrés et élimine le coûteux interposeur en silicium requis par le HBM, le remplaçant par une connectivité chiplet basée sur UCIe.
Calendrier. Le XBM en est encore au stade du brevet. Les observateurs du secteur s’attendent à ce que toute mise en œuvre commerciale cible une fenêtre 2030 ou ultérieure, le plaçant dans la même catégorie à long terme que d’autres concepts de mémoire de nouvelle génération destinés aux futures plates-formes d’IA et de calcul haute performance.
Le brevet s’inscrit dans la continuité des travaux antérieurs d’Intel sur la technologie ZAM, une voie mémoire à large bande passante sans TSV développée avec SoftBank et SaiMemory, et l’architecture NGDB (Next-Generation DRAM Bridge) qu’Intel a décrite précédemment. Ensemble, ces efforts signalent la volonté plus large d’Intel de réduire sa dépendance vis-à-vis du duopole HBM et de créer un écosystème mémoire ouvert construit autour d’UCIe.
Source : Tom’s Hardware, SemiVision, Part of Style (analyse du brevet)
Traduit par Lydie