二硫化モリブデンなど、原子レベルの厚さしかない材料から作るチップは、20年にわたってシリコンより微細に縮小でき、高速にスイッチングできると期待されてきた。しかし、トランジスタで最も重要な部品であるゲートスタックを縮小しようとする試みはすべて代償を伴ってきた。絶縁体が薄くなればなるほど、トランジスタが本来移動させるべき電荷キャリアをより多く散乱させてしまうのだ。台湾の陽明交通大学（NYCU）とTSMCコーポレートリサーチのチームは、厚さわずか0.42ナノメートル、およそ原子2個分の幅しかないバッファ層で、このトレードオフを打ち破ったと報告している。
7月31日にNature Electronics誌に掲載されたこの研究は、単層二硫化モリブデン（MoS2）上のトップゲートトランジスタで、等価酸化膜厚約1ナノメートルにおいて相互コンダクタンス0.45 mS/µmを実証した。相互コンダクタンスは、ゲート電圧の変化がデバイスを流れる電流をどれだけ強く変えるかを示す指標であり、トランジスタの電圧利得、スイッチング速度、帯域幅を決める。高い値を得るには、等価酸化膜厚（EOT）の低減、チャネル長の短縮、キャリア移動度の維持という3つの条件を同時に満たす必要がある。2Dトランジスタでは、この3つの要素の同時最適化はこれまで困難を極めてきた。
2Dトランジスタの核心にあるトレードオフ
原子レベルの厚さしかないチャネルを制御するには、ゲート絶縁体を極めて薄く、理想的には等価酸化膜厚1ナノメートル未満にしなければならない。高い誘電率を持つ材料、いわゆるhigh-k誘電体を使えばそれが可能になる。しかしhigh-k酸化物は極性を持ち、その光学フォノンが近傍のチャネル内の電荷と結合する。この散乱機構は、絶縁体が半導体に最も接近するまさにそのときにキャリア移動度を低下させる。その結果、これまでは、キャリアの動きが鈍いが制御性の高いトランジスタか、高速だがリークが多くゲート制御の不十分なチャネルか、どちらかを選ぶしかなかった。
台湾チームの革新性は、MoS2の格子と原子配列を一致させてエピタキシャル成長させた中間層にある。彼らは超高真空チャンバー内で、厚さわずか0.3ナノメートルのエピタキシャルアルミニウム膜を単層の上に直接蒸着し、それを低圧下でその場酸化して、約0.42ナノメートルの酸化アルミニウム界面層を形成した。その上に、原子層堆積法で酸化ハフニウムを成膜した。界面層には2つの役割がある。均一でダングリングボンドのない表面を提供し、その上でhigh-k酸化物が均等に核形成できるようにすることと、これまで移動度を低下させてきた誘電体起因の散乱を抑えることだ。
その結果、EOT 1.06ナノメートル、ゲート長約100ナノメートルでピーク相互コンダクタンス0.45 mS/µm、サブスレッショルドスイング約75 mV/dec、1ボルト印加時のオン電流330 µA/µmというゲートスタックが実現した。デバイスは摂氏400度のフォーミングガスアニールにも耐えた。これはバックエンド工程との互換性に求められる条件だ。
材料選定が重要な理由
同様に重要なのは、MoS2の作り方だ。チャネルはサファイア基板上で化学気相成長法（CVD）により成長させ、デバイス基板に転写する。この手法はウエハー規模に拡張できる。2DトランジスタでサブナノメートルのEOTを実証した過去の例、例えば2023年に酸化アンチモンで達成された0.67ナノメートルのEOTは、バルク結晶から手ではがし取った剥離フレークに依存していた。剥離フレークは製造には適さない。CVD成長は産業的に現実的な道であり、CVD成長させた単層材料で、1.1ナノメートル未満のEOT、強いゲート制御、維持された移動度を組み合わせて達成したのは今回が初めてだ。
論文の著者ら（NYCUのウェン・ハオ・チャン（Wen-Hao Chang）氏とツン・エン・リー（Tsung-En Lee）氏、TSMCコーポレートリサーチのイウリアナ・P・ラドゥ（Iuliana P. Radu）氏が率いる）は、この進歩を材料ではなく界面の観点から位置づけている。チャン氏は、2D半導体における本当の競争は材料だけではなく界面工学にあり、チャネルと絶縁体の間の原子レベルの境界こそが決定的な物理が働く場所だと述べた。TSMCの関与は、この問題がもはや純粋に学術的なものではないことを示している。ファウンドリであるTSMCは研究のパートナーであり、この成果は、imec、ASML、TSMCが2026年6月に発表した2Dトランジスタの300ミリメートル基板集積化など、業界全体の推進の流れに沿ったものだ。
残された課題
論文はその限界について慎重に記述しており、実証と量産の間の隔たりは依然として大きい。測定された真性移動度は約27 cm2/Vsで、立派な値ではあるものの、剥離フレークで達成されている100〜200 cm2/Vsには遠く及ばない。論文が主張しているのは、ゲートスタックを加えても移動度が顕著には劣化しないということであり、記録を打ち立てたということではない。0.45 mS/µmという相互コンダクタンスは、シリコン製FinFETに依然として1桁以上及ばない。デバイスの統計はウエハー全体ではなく十数個のトランジスタに基づいており、転写プロセスに由来する有機残留物が、しきい値電圧とサブスレッショルドスイングのばらつきの一因であることも認められている。
熱安定性が実証されているのは摂氏400度までで、一部の製造工程はそれより高い温度で行われる。この手法は、相補型論理回路に必要なp型チャネル、例えば二セレン化タングステンにはまだ適用が実証されていない。また、0.42ナノメートルという数字は界面のアルミナ層の厚さを表しており、ゲートスタック全体の厚さではない。スタック全体の等価酸化膜厚は約1ナノメートルだ。
業界のロードマップでは、2Dチャネルの商用生産は依然として2034年頃、0.7ナノメートルノードに位置づけられている。この論文が成し遂げたのは、その道のりで最も根強い障害のひとつを取り除いたことだ。原子レベルの厚さでエピタキシャル整合したバッファ層があれば、CVD成長の2Dトランジスタに、制御するのに十分薄いゲートと、実用に足るほど高速なチャネルを与えられることの実証である。
雅子 訳
出典
1. Yuan-Chun Su, Po-Sen Mao, et al., “High-transconductance molybdenum disulfide top-gate transistors using epitaxial interface engineering,” Nature Electronics (2026), published online July 31, 2026. DOI: 10.1038/s41928-026-01672-7.
2. ScienceDaily, “A 0.42-nanometer interface pushes transistors beyond silicon,” August 2026. https://www.sciencedaily.com/releases/2026/08/260808234943.htm
3. NYCU press release, “NSTC, NYCU, and TSMC Break Key Barrier in 2D Semiconductors,” August 11, 2026. https://www.nycu.edu.tw/nycu/en/app/news/view?module=headnews&id=552&serno=149da2b1-c125-4a91-a84f-1e21e369f762
4. EurekAlert!, “Engineering the atomic interface opens a new path for atomically thin transistors,” August 4, 2026. https://www.eurekalert.org/news-releases/1138925
5. XenoSpectrum technical analysis, “Epitaxial interface engineering MoS2 transistor,” August 9, 2026. https://xenospectrum.com/en/epitaxial-interface-engineering-mos2-transistor-nature-electronics/