Par Marie
Pendant des décennies, le manuel de l’industrie des semiconducteurs était simple : réduire la taille des transistors, en mettre davantage sur une puce, et la puissance de calcul augmente. Ce manuel arrive à court de pages. Les tailles des transistors approchent des limites fondamentales fixées par la structure atomique du silicium et les lois de la mécanique quantique.
Une équipe de l’Université de l’Illinois à Urbana-Champaign a démontré une approche alternative qui ne nécessite pas de réduire les composants individuels. Au lieu de cela, ils construisent vers le haut.
Publiée dans Nature en mai 2026, les travaux de Lam, Yu, Cao et collègues présentent une méthode pour l’intégration tridimensionnelle monolithique de transistors en silicium, empiler plusieurs couches de circuits directement les unes sur les autres sur le même substrat, connectées au niveau du transistor.
« Si l’on regarde la taille réelle des transistors, ils ne deviennent pas plus petits », a déclaré Qing Cao, l’auteur principal de l’étude et professeur en science des matériaux à l’UIUC. « Si nous voulons maintenir la tendance à l’augmentation de la puissance de traitement, nous devons commencer à penser au-delà du simple fait de comprimer davantage de dispositifs sur une seule surface. »
La barrière thermique
Le défi fondamental de l’empilement vertical des circuits en silicium est la chaleur. La fabrication conventionnelle des transistors en silicium nécessite des températures allant jusqu’à 1 000 °C, suffisamment chaudes pour endommager ou faire fondre le câblage métallique de toute couche de circuit sous-jacente. Les tentatives précédentes d’intégration 3D ont utilisé des matériaux alternatifs pouvant être traités à des températures plus basses : oxydes métalliques, nanotubes de carbone ou silicium polycristallin. Tous souffrent de performances électriques inférieures à celles du silicium monocristallin.
L’équipe de l’Illinois a résolu ce problème en rendant le silicium lui-même suffisamment mince pour pouvoir être traité à des températures beaucoup plus basses. Ils ont utilisé des nanomembranes ultraminces de silicium monocristallin, seulement 10 nanomètres d’épaisseur, approximativement de la taille d’une molécule de protéine, transférées sur le substrat à l’aide d’un processus de laminage à rouleau.
Parce que les membranes sont si fines, elles sont mécaniquement flexibles et épousent la surface sous-jacente sans nécessiter de collage à haute température. L’ensemble de la fabrication s’effectue à 400 °C ou moins, compatible avec le traitement de fin de ligne, ce qui signifie que le câblage métallique des couches inférieures n’est pas endommagé lorsque les couches supérieures sont construites.
Ce qu’ils ont construit
L’équipe a démontré une puce à trois couches avec 625 transistors par couche. Bien que modeste comparé aux milliards de transistors d’un processeur moderne, cette réalisation est une preuve de concept que l’approche fonctionne à l’échelle des plaquettes (démontrée sur des plaquettes de 200 mm).
Les indicateurs de performance clés sont frappants. Les transistors en silicium empilés atteignent une densité de courant supérieure à 650 microampères par micromètre, trois à quatre fois plus élevée que les puces construites avec des matériaux alternatifs tels que les oxydes métalliques ou les nanotubes de carbone. La précision d’alignement inter-niveaux est inférieure à 10 nanomètres, ce qui signifie que les couches s’alignent suffisamment précisément pour des connexions verticales à haute densité.
L’équipe a également démontré des portes logiques fonctionnelles, inverseurs, NAND, NOR et cellules mémoire SRAM, fonctionnant sur trois niveaux. « Aujourd’hui, il faut six transistors sur un seul plan pour stocker un bit d’information », a déclaré Cao. « Avec cette approche, vous obtenez la même fonctionnalité, mais l’empreinte spatiale est réduite tout en rendant la communication entre les couches plus rapide et plus efficace. »
La voie à suivre
Les performances de ces transistors se rapprochent de celles des MOSFET en silicium de première ligne, les blocs de construction standard des puces actuelles, surpassant toutes les technologies de transistors compatibles avec la fin de ligne précédemment rapportées. Les chercheurs pensent que de nombreuses autres couches pourraient être ajoutées dans les itérations futures.
Ces travaux répondent à l’un des défis les plus pressants de l’industrie des semiconducteurs. Alors que la miniaturisation des transistors ralentit, l’intégration verticale est largement considérée comme la voie la plus viable pour continuer à augmenter la densité de calcul, en particulier pour l’IA et autres charges de travail intensives en données qui bénéficient de distances plus courtes entre le traitement et la mémoire.
La transition d’une preuve de concept de 625 transistors aux milliards nécessaires dans les puces commerciales nécessitera un travail d’ingénierie important. Mais la démonstration que le silicium monocristallin, le même matériau qui alimente tous les ordinateurs modernes, peut être empilé à basse température et avec des performances élevées ouvre une voie qui n’exige pas d’abandonner l’infrastructure de fabrication la plus mature de l’industrie.
Traduit par Lydie
Sources :
1. Lam, B. et al. « Monolithic three-dimensional integration of silicon transistors. » Nature 654, 652–659 (2026). DOI : 10.1038/s41586-026-10496-6
2. McEachran, R. « New 3D silicon chip stacks circuits on top of each other to boost computing power. » Live Science (16 juillet 2026). https://www.livescience.com/technology/electronics/new-3d-silicon-chip-stacks-circuits-on-top-of-each-other-to-boost-computing-power