La brecha entre la memoria volátil rápida y el almacenamiento persistente lento, conocida por los arquitectos de computadores como el muro de la memoria, ha lastrado el rendimiento de los sistemas durante décadas. Un equipo de investigadores de la Universidad de Seúl ha propuesto una vía para derribar una sección de ese muro integrando DRAM y memoria flash NAND directamente a nivel de dispositivo.
La arquitectura, denominada memoria NAD, combina la densidad de la memoria flash NAND con la velocidad de la DRAM en un único diseño estrechamente integrado. La innovación clave consiste en eliminar las capas intermedias (los búferes de entrada y salida, los buses de datos y los controladores discretos) que tradicionalmente se encargan de la comunicación entre los dos tipos de memoria. Con rutas de datos directas y paralelas entre la DRAM y la NAND, el diseño NAD reduce drásticamente el coste de latencia que supone mover datos entre los niveles rápido y lento de la jerarquía de memoria.
El artículo, publicado en IEEE Access, describe una arquitectura que conecta la DRAM y la NAND mediante rutas de datos a nivel de celda, en lugar del enfoque tradicional basado en buses. Esto permite que la memoria híbrida funcione como una única unidad direccionable, de modo que el sistema pueda leer y escribir en ambos tipos de memoria sin la sobrecarga de gestionar protocolos y buses separados.
Las implicaciones prácticas abarcan varios ámbitos. En las unidades de estado sólido, la NAD podría reducir la penalización de rendimiento que supone mover datos entre los búferes de DRAM y las matrices de almacenamiento NAND. En los sistemas embebidos, donde la huella física de los controladores de memoria separados es una limitación, un chip híbrido unificado podría ahorrar espacio y energía. En el caso de los aceleradores de IA y aprendizaje automático, donde el ancho de banda de la memoria suele ser el factor que limita el rendimiento, la arquitectura podría aliviar el cuello de botella entre la memoria del chip y el almacenamiento externo.
La investigación se enmarca en una tendencia más amplia de la industria hacia el replanteamiento de las jerarquías de memoria para la era de la IA. Los diseños convencionales, que tratan la DRAM y la NAND como componentes separados conectados por un bus, se optimizaron para una generación anterior de cargas de trabajo. A medida que los modelos se hacen más grandes y los conjuntos de datos se expanden, el coste de mover datos entre los niveles de memoria se está convirtiendo en el factor dominante del rendimiento total del sistema.
La memoria NAD se enfrenta a los retos habituales de cualquier arquitectura híbrida: la complejidad de fabricación, las tasas de rendimiento de fabricación y la cuestión de si los beneficios justifican el coste de integrar dos procesos semiconductores fundamentalmente distintos en el mismo chip. No obstante, como prueba de concepto, apunta hacia un futuro en el que la frontera entre memoria y almacenamiento sea mucho menos rígida de lo que es hoy.
Traducido por Alessandra
Fuentes: Semiconductor Engineering (29 de julio de 2026); IEEE Access (vol. 14, pp. 106983–106994, 2026)