Traducido por Alessandra
Investigadores de la Universidad de Ciencia y Tecnología de Hong Kong (HKUST) y Huawei Technologies han diseñado una máquina Ising dispersa basada en FPGA que resuelve problemas de optimización combinatoria hasta 68 veces más rápido que implementaciones previas en FPGA, haciendo algo sorprendentemente directo: tratar los problemas dispersos como dispersos.
El estudio, publicado en Nature Communications, aborda el problema Max-Cut, una tarea de optimización combinatoria NP-difícil cuyo objetivo es dividir los vértices de un grafo en dos conjuntos de modo que se maximice el número de aristas que cruzan la partición. Max-Cut tiene aplicaciones en el diseño de circuitos, la física estadística y el aprendizaje automático, y pertenece a la misma clase de problemas que las máquinas Ising están diseñadas para acelerar.
La clave de la dispersión
Los grafos Max-Cut del mundo real son típicamente dispersos; tienen relativamente pocas aristas en comparación con el número de nodos. Pero las máquinas Ising previas basadas en FPGA los trataban como densos, desperdiciando memoria en el chip con entradas cero y limitando el tamaño del problema que cabía en un solo chip.
El equipo introdujo un formato de datos de lista de coordenadas en mosaico (TCOO), que agrupa las entradas no nulas en mosaicos de tamaño fijo alineados con la arquitectura de RAM de bloques (BRAM/URAM) del FPGA. Esto permite una multiplicación matriz-vector dispersa eficiente directamente en el FPGA sin sobrecarga de transmisión, explotando la dispersión nativa del problema.
Combinado con cuantización de enteros de 8 bits, que reduce la huella de memoria en un factor de cuatro en comparación con el punto flotante convencional de 32 bits, el diseño permite que hasta 20,000 variables quepan en un solo chip FPGA sin degradar la calidad de la solución.
Rendimiento
En la colección de grafos Gset, un punto de referencia estándar para Max-Cut, el diseño logró una aceleración de 10 a 68 veces frente a las máquinas Ising basadas en FPGA más avanzadas. No se necesitaron redes multi-FPGA ni clústeres de GPU; todo el cálculo se ejecutó en un solo chip.
El equipo, liderado por Baijian Yao, Xu Shi y Wei Zhang en HKUST, junto con Daniel Ebler, Juntao Wang, Fan Zhang y Jie Sun en Huawei Technologies, diseñó el hardware y el software de forma conjunta. El flujo de datos, la arquitectura de tubería y la jerarquía de memoria fueron co-optimizados para minimizar la latencia y maximizar el rendimiento.
El resultado es la primera máquina Ising basada en FPGA capaz de manejar 20,000 espines en un solo chip, una escala que antes requería sistemas multi-FPGA o basados en GPU.
Fuentes:
1. Yao B, Shi X, Zhang W, Ebler D, Wang J, Zhang F, Sun J. «Precision meets speed through an FPGA-based natively sparse Ising machine for combinatorial optimization.» Nature Communications. 2026. DOI: 10.1038/s41467-026-75119-0