Depuis deux décennies, les puces fabriquées à partir de matériaux d’épaisseur atomique, comme le disulfure de molybdène, promettent de se miniaturiser davantage et de commuter plus vite que le silicium. Mais chaque tentative de rétrécir l’empilement de grille, le composant le plus important du transistor, a eu un coût : plus l’isolant est fin, plus il disperse les porteurs de charge que le transistor est censé déplacer. Une équipe de l’université nationale Yang Ming Chiao Tung (NYCU) et de TSMC Corporate Research, à Taïwan, indique avoir brisé ce compromis grâce à une couche tampon de seulement 0,42 nanomètre d’épaisseur, soit à peu près la largeur de deux atomes.
Ces travaux, publiés le 31 juillet dans Nature Electronics, démontrent des transistors à grille supérieure sur du disulfure de molybdène (MoS2) monocouche, avec une transconductance de 0,45 millisiemens par micromètre pour une épaisseur d’oxyde équivalente d’environ 1 nanomètre. La transconductance mesure à quel point une variation de la tension de grille modifie le courant qui traverse le dispositif ; elle détermine le gain en tension, la vitesse de commutation et la bande passante du transistor. Obtenir une valeur élevée exige trois choses à la fois : une faible épaisseur d’oxyde équivalente (EOT), une longueur de canal réduite et une mobilité des porteurs préservée. Dans les transistors 2D, ces trois facteurs ont résisté à toute optimisation simultanée.
Le compromis au cœur des transistors 2D
Pour contrôler un canal d’épaisseur atomique, l’isolant de grille doit être extrêmement fin, idéalement sous le nanomètre d’épaisseur d’oxyde équivalente. Les matériaux à forte constante diélectrique, les fameux diélectriques high-k, rendent cela possible. Mais les oxydes high-k sont polaires, et leurs phonons optiques se couplent aux charges du canal voisin, un mécanisme de diffusion qui dégrade la mobilité des porteurs précisément lorsque l’isolant se rapproche le plus du semiconducteur. Le résultat avait été un choix : un transistor bien contrôlé aux porteurs lents, ou un canal rapide avec une grille qui fuit et se contrôle mal.
L’innovation de l’équipe taïwanaise est une couche intermédiaire déposée par épitaxie, en cohérence atomique avec le réseau du MoS2. Les chercheurs ont évaporé un film d’aluminium épitaxial de seulement 0,3 nanomètre d’épaisseur directement sur la monocouche, dans une chambre à ultravide, puis l’ont oxydé sur place sous basse pression pour former une couche interfaciale d’oxyde d’aluminium d’environ 0,42 nanomètre. Par-dessus, ils ont déposé de l’oxyde d’hafnium par dépôt de couches atomiques. La couche interfaciale joue deux rôles : elle offre une surface uniforme, sans liaisons pendantes, sur laquelle l’oxyde high-k peut nucléer de façon homogène, et elle supprime la diffusion induite par le diélectrique qui dégradait auparavant la mobilité.
Le résultat est un empilement de grille avec une EOT de 1,06 nanomètre et une transconductance de pointe de 0,45 mS par micromètre pour une longueur de grille d’environ 100 nanomètres, avec des pentes sous le seuil d’environ 75 millivolts par décade et un courant à l’état passant de 330 microampères par micromètre à 1 volt. Les dispositifs ont survécu à un recuit sous gaz de formage à 400 degrés Celsius, une exigence pour la compatibilité avec les étapes de back-end.
Pourquoi le choix du matériau compte
Tout aussi important est la façon dont le MoS2 a été fabriqué. Le canal a été cultivé par dépôt chimique en phase vapeur (CVD) sur saphir, puis transféré sur le substrat du dispositif, une voie qui passe à l’échelle des plaques (wafers). Les démonstrations précédentes d’EOT sub-nanométrique dans les transistors 2D, comme l’EOT de 0,67 nanomètre obtenue avec de l’oxyde d’antimoine en 2023, reposaient sur des écailles exfoliées, un matériau détaché à la main de cristaux massifs, inadapté à la fabrication industrielle. La croissance CVD est la voie pertinente pour l’industrie, et c’est la première fois qu’une EOT inférieure à 1,1 nanomètre, un contrôle de grille solide et une mobilité préservée sont combinés sur un matériau monocouche cultivé par CVD.
Les auteurs de l’article, menés par Wen-Hao Chang et Tsung-En Lee à la NYCU et Iuliana P. Radu chez TSMC Corporate Research, présentent l’avancée en termes d’interfaces plutôt que de matériaux. Chang a indiqué que la véritable compétition dans les semiconducteurs 2D ne porterait pas uniquement sur les matériaux, mais sur l’ingénierie des interfaces, puisque la frontière atomique entre le canal et l’isolant est le lieu où se joue la physique décisive. L’implication de TSMC montre que la question n’est plus purement académique ; la fonderie est partenaire de la recherche, et ces travaux s’inscrivent dans une poussée industrielle plus large, qui comprend une annonce de juin 2026 par imec, ASML et TSMC sur l’intégration de transistors 2D sur plaques de 300 millimètres.
Ce qui reste à résoudre
L’article est prudent sur ses limites, et l’écart entre la démonstration et la production reste large. La mobilité intrinsèque mesurée, d’environ 27 centimètres carrés par volt-seconde, est honorable mais bien inférieure aux 100 à 200 cm²/Vs obtenus sur des écailles exfoliées ; l’affirmation est que la mobilité ne se dégrade plus notablement lorsque l’empilement de grille est ajouté, et non qu’elle établit des records. Avec 0,45 mS par micromètre, la transconductance reste encore plus d’un ordre de grandeur en retrait par rapport aux FinFET au silicium. Les statistiques sur les dispositifs proviennent d’une douzaine de transistors environ, et non de plaques entières, et des résidus organiques du processus de transfert ont été reconnus comme une source de variabilité de la tension de seuil et de la pente sous le seuil.
La stabilité thermique n’a été démontrée que jusqu’à 400 degrés Celsius, alors que certaines étapes de fabrication montent plus haut en température. L’approche n’a pas encore été démontrée sur des canaux de type p, comme le diséléniure de tungstène, qui seraient nécessaires pour la logique complémentaire. Et le chiffre de 0,42 nanomètre décrit la couche interfaciale d’alumine, et non l’empilement de grille complet ; l’épaisseur d’oxyde équivalente de l’empilement entier est d’environ 1 nanomètre.
Les feuilles de route de l’industrie placent toujours la production commerciale de canaux 2D aux alentours de 2034, au nœud de 0,7 nanomètre. Ce que fait cet article, c’est lever l’un des obstacles les plus tenaces sur ce chemin : la démonstration qu’un tampon d’épaisseur atomique, en accord épitaxial, peut donner à un transistor 2D cultivé par CVD une grille assez fine pour le contrôler et un canal assez rapide pour faire la différence.
Traduit par Lydie
Sources
1. Yuan-Chun Su, Po-Sen Mao, et al., “High-transconductance molybdenum disulfide top-gate transistors using epitaxial interface engineering,” Nature Electronics (2026), published online July 31, 2026. DOI: 10.1038/s41928-026-01672-7.
2. ScienceDaily, “A 0.42-nanometer interface pushes transistors beyond silicon,” August 2026. https://www.sciencedaily.com/releases/2026/08/260808234943.htm
3. NYCU press release, “NSTC, NYCU, and TSMC Break Key Barrier in 2D Semiconductors,” August 11, 2026. https://www.nycu.edu.tw/nycu/en/app/news/view?module=headnews&id=552&serno=149da2b1-c125-4a91-a84f-1e21e369f762
4. EurekAlert!, “Engineering the atomic interface opens a new path for atomically thin transistors,” August 4, 2026. https://www.eurekalert.org/news-releases/1138925
5. XenoSpectrum technical analysis, “Epitaxial interface engineering MoS2 transistor,” August 9, 2026. https://xenospectrum.com/en/epitaxial-interface-engineering-mos2-transistor-nature-electronics/