L’architecture Zen 6 d’AMD a fait ses débuts cet été avec des arguments de serveur : une puce en 2 nanomètres comptant jusqu’à 256 cœurs. Pour les joueurs, l’histoire est plus discrète et potentiellement plus importante : un ensemble de contrôles de puissance par cœur conçus pour lisser les creux de temps d’image plutôt que de courir après des fréquences plus élevées. La documentation et les fuites qui circulent cette semaine décrivent des processeurs de bureau capables de rationner leur budget de puissance cœur par cœur, protégeant les cœurs qui exécutent un jeu tout en laissant les tâches d’arrière-plan absorber les réductions en premier.
Les débuts commerciaux de l’architecture remontent au 22 juillet, lors de l’événement Advancing AI d’AMD, où l’entreprise a présenté la famille Epyc Venice, ses premiers processeurs serveur gravés en 2 nm chez TSMC, avec une augmentation de 33 % du nombre de cœurs par rapport à la génération précédente. Les puces de bureau, attendues sous le nom Ryzen 10000, sont prévues pour plus tard cette année ou au début de l’année prochaine. La fuite gaming, rapportée en premier par VideoCardz et attribuée à 1usmus, le développeur de l’outil d’overclocking HYDRA, décrit des changements qui feraient à peine bouger un score de benchmark mais pourraient changer la façon dont un jeu se ressent à l’écran.
Au cœur de la fuite se trouve le framework Collaborative Processor Performance Control, ou CPPC, qui permet depuis la génération Ryzen 3000 aux systèmes d’exploitation et au firmware des processeurs de négocier les performances par cœur, avec des résultats toutefois imparfaits. La documentation technique d’AMD elle-même, publiée en mars, décrit une nouvelle capacité CPPC Performance Priority sur certains produits Zen 6, qui établit un plancher de performance pour chaque cœur. Lorsque la puce atteint sa limite de puissance ou thermique, le firmware réduit la fréquence des cœurs vers leurs planchers individuels, de sorte que le cœur qui exécute le thread principal du jeu conserve sa vitesse pendant que les cœurs chargés d’une application de messagerie ou d’un onglet de navigateur subissent la réduction en premier.
Un deuxième ajout, CPPC HighestFreq, fournit au système d’exploitation une image plus précise des cœurs physiques qui montent le plus haut en fréquence et maintiennent cette vitesse le plus longtemps, permettant à l’ordonnanceur de placer les threads de rendu d’un jeu sur le silicium le plus rapide et de renvoyer le travail d’arrière-plan vers des cœurs orientés efficacité. Un mécanisme de boost EPP par cœur cible les brefs à-coups lorsqu’un cœur reste inactif en attendant le GPU : au lieu de laisser ce cœur retomber à une fréquence basse et peiner à remonter, la puce fait brièvement passer en mode performance le seul cœur actif.
Deux autres contrôles visent la contention mémoire. Le premier, bâti sur le framework PQOS, peut imposer un plafond au trafic mémoire généré par les threads d’arrière-plan, les empêchant d’évincer le jeu ; le second, un profileur mémoire IBS étendu, offre aux développeurs une vue plus fine des échecs de cache L3 et des latences de chargement longues. Si ces fonctions atteignent le silicium de bureau et que les systèmes d’exploitation les utilisent réellement, la combinaison attaque l’irrégularité des temps d’image qui se perçoit comme un micro-bégaiement.
Les preuves derrière cette approche sont plus minces que ne le laisse entendre le battage médiatique. L’amélioration de 31,8 % des 1 % lows, si souvent citée, provient d’une expérience sur le noyau Linux testant un boost EPP par cœur similaire sur l’ancien processeur Van Gogh d’un Steam Deck LCD, exécutant un benchmark de Civilization VI, et non de silicium Zen 6. Cette même expérience a montré des taux d’images moyens inchangés, et un test séparé qui fixait les cœurs du processeur au-dessus de la performance nominale a en réalité aggravé les images les plus lentes de 13 à 21 %, un rappel que les astuces de priorité peuvent se retourner contre elles quand le système d’exploitation, le firmware et le budget de puissance partagé ne sont pas coordonnés.
Rien de tout cela n’est encore officiel. AMD n’a rien dit sur les contrôles qui figureront dans les processeurs commercialisés, et ces fonctions pourraient être réparties entre les différentes gammes de produits. Les types de cœurs basse consommation, qui permettraient au système d’exploitation de distinguer plus facilement les cœurs rapides des cœurs efficaces, ne sont pas attendus à court terme sur les processeurs de bureau. Cela dit, la direction prise est un signal significatif : après des années de concurrence sur les fréquences et le nombre de cœurs, AMD semble investir dans la façon dont un processeur dépense ce qu’il possède déjà. Pour les joueurs qui mesurent la fluidité en 1 % lows plutôt qu’en moyennes, ce problème d’allocation pourrait compter plus que le prochain gain de performance brut.
Traduit par Lydie
Sources: AMD’s upcoming Zen 6 processors could fix microstutters and improve 1% lows in games (Tom’s Hardware, Aug 2, 2026); AMD Zen 6 architecture to improve 1% lows with Performance Priority controls (VideoCardz, Aug 1, 2026); What Zen 6 Increases Isn’t Peak Clock Speed: Per-Core Performance Floors and Bandwidth Control (XenoSpectrum, Aug 2, 2026); AMD confirms Zen 6 launch for July 2026, starting with Epyc server CPUs (Club386, Jul 10, 2026); AMD Launches 256-Core Zen 6 EPYC Venice Processor on 2nm Technology (X5H, 2026)